이것 저것 후기 및 공부

Fetch: 메모리에서 명령어를 불러온다 Decode: 명령어 사용 Excute: ALU 연산 결과 저장 Interrupt: 비정기적으로 발생하는 이벤트. ARM에서는 Exception과 interrupt를 구별하지 않음 Operating Mode 1. Normal user : 모드 전환이 자유롭지 않다. (1) USR (User) Task/Application 수행 동작 모드 시스템 리소스와 메모리에 권한 없는 액세스 가능 SVC 모드로 이동하기 위해 SWI (소프트웨어 인터럽트) 발생 2. Privileged Mode : 모드 전환이 자유롭다. (1). SVC (Supervisor) 시스템에 전원 공급되면 가장 먼저 진입하는 모드 시스템 자원 관리 동작 모드 커널이나 디바이스 드라이버 처리 사용 SW..

공부 2023. 6. 13. 17:28

1. Lint process RTL file + Other files(SGDC, SDC, UPF, etc) + Libraries -> Spyglass = Reports, Waivers, Debugging 2. Spyglass Lint runs in 2 stage mode 1) Design read: libraries compilation, Basic syntax 확인 2) Goal run: actual static check test, elaboration 1. RTL/lib read read_file -type hdl verilog_file.v read_file -type hdl vhdl_file.vhd set_option enableSV yes //system verilog 사용 read_file -..

공부 2023. 4. 26. 17:25

Logic synthesis: RTL modeling -> Gate level netlist Translation + logic optimization + mapping Read Compile RTL code + constraints === translation + optimization + mapping ===> gate level netlist *.v, *.db *.scr constraints information: timing, area requirements cell 크기가 클수록 delay 적음 > gate 갯수, 선폭 Design Compiler - splits the design into paths - constraints 따라 optimizes - 디자인의 모든 path 확인하여 timin..

공부 2023. 4. 14. 14:46

Fault: physical defect - Dynamic faults: timing, out of spec - Static faults: short circuits, breaks - Intermittent faults (=Environmental): single event upsets(SEUs, ESD, particles) Error: manifestation of a fault Failure: deviation Design verification: 제작 시 디자인이 야기할 수 있는 기능 예측, 분석 Testing: 물리적 제품과 디자인이 제대로 동작하는지 확인 Diagnosis: 올바르지 않은 동작이 발견된 후에, 그 동작을 야기하는 원인을 밝히는 것 Reliability: 시스템 동작이 맞는지 틀린..

공부 2023. 4. 14. 11:31

0. 중소기업 청년 세액 공제 혜택 5년이 작년으로 끝났다. 그래서 올해부터는 세금 공제를 위해 연금 저축을 들어야 한다. 1. 연 1200 이상 세금 > 국민연금 1200에 미포함 세액 공제 연금 저축 600만원 2. 피델리티 글로벌 배당 인컴 피델리티 이머징 아시아 펀드는 이 2개만 할 생각이다. 수수료가 적길래 선택 KODEX 골드 선물(H) KODEX 미국 S&P500선물(H) ARIRANG 신흥국 MSCI(합성 H) 마법의 연금 굴리기 참고 3. IRP 퇴직연금 한 개 금융회사에서 한 개 개설 가능. 연간 수수료 있다. 세금 혜택 -> 해지하면 토해냄. 여러개 만들어서 전부 해지하지 않게 함 계좌별로 연금 받는 시기 다르게 설정 만 55세 이후 5년 이상 연금 받으면 세제상 유리 4. 고향사랑기..

공부 2023. 1. 16. 18:18

내 경력은 지금 FPGA 설계에서 SOC 설계로 넘어가는 과도기에 있다. 약간 구질구질 설명이 길어지긴 하는데.. FPGA설계를 하면서 VHDL과 펌웨어를 같이 해오다가, SOC설계로 오면서 HDL만을 가지고 설계하는 거에 익숙해지기 까지 시행착오가 좀 있었다.. 그 과정에서 미처 신경 안 써왔던 부분을 써본다. 사실 별거 없음. C언어와 같이 VHDL, Verilog 에서도 if문과 case문을 쓴다. VHDL은 이제.. 기억이 희미해져서 베릴로그 예시만 들자면.. if문 1 always @(posedge clk or negedge resetn) begin if(!resetn) begin data

공부 2022. 7. 4. 22:57

https://mu.microchip.com/page/all-classes-kr 모든 교육 수강 가능한 모든 교육 과정 mu.microchip.com http://www.microchipkorea.com/html/seminar/rtc.asp

공부 2022. 2. 11. 09:43

http://www.stjarnhimlen.se/tv/tv.html **NTSC Q = cos(33_deg) * (RY) - sin(33_deg) * (BY) I = cos(33_deg) * (BY) + sin(33_deg) * (RY) 그러면 대략 다음과 같이 됩니다. Q = 0.21 R - 0.52 G + 0.31 B I = 0.60 R - 0.28 G - 0.32 B Q 대역폭 감소하고, 0.5MHz(525) 또는 0.6MHz(625) 이중 측파대로 전송 Q는 색 해상도가 다른 색보다 낮은 보색 쌍인 녹색-보라색에 해당 I는 단일 측파대 및 풀 컬러 대역폭 1.4MHz(USA), 1.8MHz(CCIR)로 전송 Q와 I 중 하나가 이중 측파대를 사용하여 전송되어야 하는 이유: 그렇지 않으면 Q와 I ..

공부 2022. 1. 24. 18:02